Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/20 (Thu) 05:30

PICマイコンのRA4端子の内部は以下の「Ａポート( RA4 )の仕様」のようになって
いるようです。
http://www.piclist.com/images/www/hobby_elec/pic2_2.htm
シュミットトリガ入力とオープンドレイン出力（Nと書かれたn-MOS FET）がつな
がっていて、それがRA4端子になっています。RA4端子を入力端子として使う場合は
シュミットトリガ入力を使い、出力端子として使う場合はオープンドレイン出力を
使うというものですが、入力と出力の機能を同時に使わないのであれば、同じ端子
にまとめてしまっても問題ありません。

この端子をプルアップせよというのは、開放にしてはいけないという意味です。こ
の端子を入力として使うときも、出力として使うときも、その端子は他の回路につ
かがっているので、開放になることはないのですが、その端子を使わない場合に、
端子を開放にしたままにしておくと、外来ノイズが入力されて誤動作を起こす可能
性があるので、プルアップせよということだと思います。入力端子は元々インピー
ンダンスが非常に高いので開放にしてはいけませんが、そこにつながっているオー
プンドレイン出力も、n-MOS FETがOFFのだとインピーダンスの高い状態になるの
で、その端子を開放にしておくと、シュミットトリガ入力のしきい値電圧を超える
外来ノイズが重畳する可能性があります。

RA4端子に限らず、他の入力端子も、未使用であっても、プルアップまたはプルダ
ウンしておいたほうがいいと思います。その入力端子を絶対に使わないのであれば
抵抗を介さずに、Vdd（電源）やVss（GND）に直結しても構いません。しかし、直
結した場合、後で入力端子として使う事情になったときに、直結した配線を外す必
要があります。しかし、入力端子とVdd（電源）間に抵抗を入れてプルアップして
おけば、後で入力端子として使う事情になったとき、配線を変えずにそのまま使え
ます（そのためにはプルアップ抵抗は比較的大きな抵抗値としておく必要がありま
す）。

オープンドレインもオープンコレクタも動作は同じです。オープンドレインやオー
プンコレクタの出力端子にプルアップ抵抗をつけた状態でトランジスタがONになる
と、出力-Vss(GND）間が短絡状態になるため出力はLレベルに落ちます。逆にトラ
ンジスタがOFFになると、出力-Vss(GND）間が開放状態になるため出力はHレベルに
なります（この動作が逆だと思われているのでしょうか）。プルアップ抵抗をつけ
ないと、トランジスタがOFFになったときの出力レベルが確定しません（出力が高
インピーダンス状態）。

私の回答はよく見つけましたね。リンク先がまだ生きているようです。トランジス
タの動作は半導体物理が分かっていないと充分に理解できないと思います。バンド
ギャップの概念は量子力学の結果から出てくるので難しいです。そういう性質があ
るんだという程度の理解でいいと思いますが。私は電子工学専攻だったので授業を
受けていますが、当時、今ほど理解していたかどうか怪しいです。その資料は、今
は退官された有名な佐藤勝昭さん（http://home.sato-gallery.com/）の講義資料
ではないでしょうか。

具体的にここが分からないというのであれば、お答えできる内容ならお答えしま
す。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/21 (Fri) 23:36

いつもすばらしいアドバイスありがとうございました。

＞「私の回答はよく見つけましたね。」

↑いやーー、もう必死の検索してますから！
資料は、いままだ「フェルミ・ディラックの分布関数」のところでつまづいてま
す。
もう少しで質問できそうな感じです。少しは理解しないと、質問さえ出来ません
ね、、、


後々のためにまとめました。特に↓３～４がありがたかったです。

１．
＞「この端子をプルアップせよというのは、開放にしてはいけないという意味」
２．
＞「その端子を使わない場合に、端子を開放にしたままにしておくと、外来ノイズ
が入力されて誤動作を起こす可能性がある」

３．
＞「入力端子は元々インピーンダンスが非常に高い」「ので開放にしてはいけませ
ん」

４．
＞「そこにつながっているオープンドレイン出力も、n-MOS FETがOFFのだとイン
ピーダンスの高い状態になるので、その端子を開放にしておくと、シュミットトリ
ガ入力のしきい値電圧を超える外来ノイズが重畳する可能性があ（る）」



＞「オープンドレインもオープンコレクタも動作は同じ」

↑分かりました。ありがとうございます。


＞「（この動作が逆だと思われているのでしょうか）」

↑これ、わたくしの混乱でした。
間違いの１つ目は、
入力端子が高インピーダンスと知らなくて、入力端子にもドレインみたいに電流を
吸いこませて何かを動かせるのかと勘違いしていました。今も負理論のスイッチで
使っているのに、、、勘違いしてました。

間違いの２つ目は、
出力端子だったら端子の方から常に電流が出て行く、と固定観念になっていたもん
ですから、吸いこませて川上の方に負荷を付けたりするのは「出力」とは言わない
ような気がしてしまって、、、勘違いでした。出力端子をLow出力すれば吸いこま
せることが出来るのは知っていて、PNPのパワートランジスタも使ったし、この前
だってモータードライバー用に２SK2232を使っているのに、なぜか混乱してまし
た。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/22 (Sat) 04:25

昔のデジタルICはバイポータトランジスタを使ったものなので、「入力端子開放=
入力がHレベル」という動作になりますが、CMOSトランジスタが使われているPICマ
イコンやCMOSロジック（74HCシリーズ）では入力端子を開放にしてはいけません。
その理由がここ（http://www.miyazaki-gijutsu.com/series2/noise141.html）の
「14.(2-C)　C-MOSの弱点 」に書かれています。

CMOSロジック回路では、外来ノイズによる誤動作や素子の破壊が起きる可能性の他
に、入力端子の電圧が、CMOSトランジスタのしきい値電圧付近になったとき、
「14.(2-C-a)　突き抜け電流」のところに書かれているように、電源電流が急増す
るという性質があります。しきい値電圧をまたいで緩やかに変化するようなノイズ
が入力端子に乗ったとき、ICの消費電流が著しく増えてしまい、バッテリ駆動だと
バッテリがすぐに消耗するという困ったことが起こる可能性があります。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/22 (Sat) 23:46

とても分かりやすくて良かったです。
こちらのサイトは時々拝見していますが、この記事は知りませんでした。


突き抜け電流のこと、こわいものですね。


ANDがプルアップ。
ORがプルダウン
絵が付いていて分かりました。


この質問をしようとしたきっかけが、ノイズと静電気による誤動作でした。
それまで他の回路ではプルアップしなくても誤動作しなかったので、プルアップす
ることの重要性を全く認識していませんでした。

それでそのことを全く忘れていたら、突然LCDを接続する回路のときにほとんど全
く動かなくなってしまったのです。

pinにさわると動いたり、pinに指を近づけたりすると動くので静電気だろう、と箔
検電器で観ると回路周りに静電気がばっちりでした。
でもそれをアース（水道）に逃がしてもほとんど変化ないし、それであらためて調
べたら「RA4pinはNPNのCMOS」とあって、こりゃなんだろか？？と。

それに気が付いたときには16F84Aを２個も壊してしまった後でした。inara1さんが
示してくださった資料の中にも「大電流が流れ続け、素子を破壊することもある」
とか、「入力がハイインピーダンスであるため、静電気がたまり、それが高電圧に
なって素子を破壊する」と出てました。

本当にそういうことがある！と実体験しました。


これまでのところで、質問が２ヶあります。

１つ目は、
＞「入力端子は元々インピーンダンスが非常に高いので」
↑というところです。
このようにハイインピーダンスに設定されている理由は、入力端子に入力電圧が印
可されるときに過電流が流れないようにするためなんですか？


２つ目は、資料の「14.(2-A)　ノイズマージンとインピーダンス」のところです。
＜「TTL に LS ファミリ、C-MOS に HC ファミリを使用すれば、HC の方がドライ
バのインピーダンスが高いので、これでノイズマージンの大きさが相殺され、ノイ
ズに対する強さの差は、あまりありません。これに対して、TTL が LS、C-MOS が
AC の場合には、AC　の出力インピーダンスが低いので、C-MOS　が優位です。」

↑とあります。
このなかで「ドライバのインピーダンスが高いので、これでノイズマージンの大き
さが相殺され」というのはどういう事を言っているのですか？
（添付にこの資料が挙げている図をもう少し実際の電圧比に近く描き直してみまし
た。）

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/23 (Sun) 05:37

＞入力端子はインピーンダンスが非常に高い
MOS FETの入力インピーダンスが高いのは、その構造にによるものです。ここ
（http://ja.wikipedia.org/wiki/MOSFET）の一番上の図が断面図ですが、入力端
子に相当するGateの下にはOxide（SiO2）があります。Oxideは絶縁体なので
Gate-Source間やGate-Drain間に電圧を印加しても電流はほとんど流れません。入
力インピーダンス（Ω）=印加電圧(V)/電流（A）ですから、電流がほとんど流れな
い（0に近い）のであれば入力インピーダンスは非常に高いということになりま
す。

ただし、入力インピーダンスが高いというのは、Gateに印加する電圧が直流や低周
波の場合です。Gate-Source間やGate-Drain間は、Oxideを誘電体としたコンデンサ
になっているので、周波数が高くなるほどGateに流れる電流が大きくなります。

Gateから電流が流れていないのにMOS FETが動作するのは、電流は流れていなくて
も、Gate-Source間やGate-Drain間に電界がかかっている（電界の大きさが変わっ
ている）からです。その部分の電界の大きさが変わると、ここ
（http://ja.wikipedia.org/wiki/MOSFET）の図2と図3のように、Oxide下にできる
電流経路が細くなったり太くなったりするので、Source-Drain間に電圧を印加して
おいたとき、Source-Drain間に流れる電流の大きさが変わります。つまり、
Gate-Source間やGate-Drain間に電界の大きさを変えることによって、
Source-Drain間に流れる電流の大きさが変わります。電界によって電流を制御して
いるので、電界効果トランジスタ（Field Effect Transistor→FET）という名前に
なっています。

このように、MOS FETの入力インピーダンスが高いのは、GateがOxideで絶縁されて
いる（他の端子と電気的に浮いている）ためです。Gateが絶縁されているので、
Gateを開放状態にしておくとGateの電位が定まりません。


＞ドライバのインピーダンスが高い
この説明だとすぐに理解できないと思います。ドライバのインピーダンスの話の前
に、素子の入力インピーダンスが高いとなぜノイズに弱い（ノイズが乗りやすい）
のかを説明します。

添付図の左側は、入力インピーダンスが高い素子の近くにノイズ源があったときの
等価回路です。素子の入力インピーダンスをZ [Ω]とします。ノイズ源が出してい
るノイズ電圧をVN [V]とします。ノイズ源と素子との間には、間がシールドされて
いない限り、静電容量（浮遊容量）ができているので、その容量をC [F] としま
す。すると、添付図の式のように、素子の入力端子Aに誘起される電圧VAはω*C*Z
が大きいほど大きくなることが分かります。ωは角周波数（=2*π*f　：f は周波
数[Hz]）です。

例えば、Cが1pF、f = 100Hzのとき、Z=1000MΩなら、VA=0.62*VNとなって、A点に
はノイズ電圧VNとほぼ同じ大きさのノイズが誘起されます。Z=1MΩならノイズは
1/1000になります。Cが大きいほど、周波数fが高いほど、ノイズが乗りやすくなり
ます。MOS FETの入力インピーダンスは1000MΩよりはるかに高いので外来ノイズが
あるとゲートにノイズが誘起されやすくなります。

一方、添付図の右側は、素子の入力にドライバの出力を接続した状態の等価回路で
す。ドライバの出力インピーダンスを R [Ω] とします。他の部分は左側と同じで
す。ドライバの入力電圧が一定（出力電圧も一定）のとき、上と同様に外来ノイズ
があったときにA点に誘起されるノイズ電圧は、添付図の式で表されます。この式
は、左側の式のZをR//Zで置き換えただけの形です（R//ZというのはRとZの並列抵
抗）。したがって、Rが大きいとR//Zが小さくならないので上と同様の理由で、ノ
イズに弱くなります。

ただし、Rはに比べて一般に非常に小さいので R//Z << Z となって、入力を
開放した場合に比べると圧倒的にノイズに強くなります。プルアップ抵抗やプルダ
ウン抵抗を入力につなぐというのは、実は、ドライバの入力電圧を一定（電源電圧
かGND）にした状態で、出力に抵抗を接続したのと同じです。そのため、入力をプ
ルアップやプルダウンすることでノイズが乗りにくくなります。ただし抵抗値が大
きすぎるとR/ZZがあまり小さくならないのでノイズ低減効果が薄れます（プルアッ
プ抵抗やプルダウン抵抗を1MΩ以上としないのはそのため）。

そのサイトで言っている「HC の方がドライバのインピーダンスが高い」というの
は間違っていません。TTLの出力インピーダンスを0.1ΩとすればHC(CMOS)の出力イ
ンピーダンスは数十Ωと高いのは確かです。したがって、Rが0.1Ωのときと数十Ω
のときでは R//Z は数百倍違ってきます。つまり、外来ノイズで誘起されるノイズ
は、R=数十ΩのほうがR=0.1Ωよりも数百倍大きくなります。ただし、実際のノイ
ズの大きさは、Rだけで決まるわけでなく、CやVNの大きさでいくらでも変わりま
す。いくらRの小さいドライバを使っても、CやVNが大きくなるような配線レイアウ
トをしたのでは台無しです。

問題は、そのようなことも含めて、A点でのノイズレベルがロジックICのノイズ
マージに比べてどれくらいの比率になっているかです。どのような組み合わせで
あっても、A点でのノイズレベルがロジックICのノイズマージに比べて充分小さい
範囲内での違いであれば、ロジックICは誤動作することはないので、デジタル回路
的には問題ないと言えます。アナログ回路だと、ノイズが少しでも増えれば、それ
がそのまま出力に出てくるので問題ですが。

そういう意味で、そのサイトで言っている「相殺される」は少し乱暴な言い方だと
思います（本当に相殺されるのは特定の条件のときだけですし）。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/23 (Sun) 12:35

＞「Oxideは絶縁体なのでGate-Source間やGate-Drain間に電圧を印加しても電流はほとんど流れません。入力インピーダンス（Ω）=印加電圧(V)/電流（A）ですから、電流がほとんど流れない（0に近い）のであれば入力インピーダンスは非常に高いということになります。」

↑なるほど！そういうことだったんですか。それで別名を「IGFET」というんです。
An insulated-gate field-effect transistor or IGFET is a related term almost synonymous with MOSFET.
（http://en.wikipedia.org/wiki/MOSFET）

添付図のようにギャップがシンボルに入っているのは、そのことを示しているのですね。やっと意味が分かりました。

ということは、入力にインプットされるのは電流ではなくて、例えば「1」または「H」の入力だったら、電子が一時的に電極からいなくなってホールが増加する、ということになって、つまりプラス電荷上昇、ということですね（？）

だから例えばRA4pinをプルアップすることは、RA4pinにプラス電荷を集中させておいて、電解の安定を図っているのですね。

電流が流れないかわりに、プラス、またはマイナスの電荷が集中するだけでMOSFETが稼働するから、静電気が集まっても簡単に誤動作してしまう、というわけですね。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/23 (Sun) 13:33

＞ギャップがシンボルに
そうです。シンボルでもゲートが浮いています。

MOS-FETのシンボルには他の情報も入っています。
(1)　ゲートの線はソース側に寄っている
(2)　ソース-ドレイン間を結ぶ線が、エンハンスメント型では切れているがデプレ
ション型ではつながっている
(3)　ソース-ドレイン間を結ぶ線から不思議な矢印が出ている

(1)　FETは本来、ソースとドレインはゲートから見れば同じ構造なので、どちらを
ソースとしてもいいのですが、特性向上のために、実際にはソースとドレインは同
じ構造になっていません。そのため、ソース端子がどちらかを示すために、ゲート
の線が寄っているほうをソースと決めています。ゲートの線が真ん中にあると、回
路図を見てもどっちがソースか分かりませんが、真ん中ではないのでソースがどち
らか分かります。

(2)　ソース-ドレイン間を結ぶ線は、キャリアが流れるチャネルを表しています。
これが連続しているときはチャネルがつながっている（ソース-ドレイン間に電流
が流れる）、切れていればつながっていない（電流が流れない）という意味になり
ます。デプレション型は、ゲート電圧が0Vのときにソース-ドレイン間に電流が流
れるので、ソース-ドレイン間を結ぶ線がつながっています。エンハンスメント型
では、ゲート電圧が0Vのときはソース-ドレイン間に電流が流れないので、ソース-
ドレイン間を結ぶ線が切れているというわけです。したがって、シンボルを見れば
デプレション型かエンハンスメント型かが分かります。しかし、MOS FETを使った
集積回路では、記号が簡略化されていて、ここ
（http://bbs3.fc2.com//bbs/img/_454800/454703/full/454703_1395546031.gif）
の左から3番目のように、ソース-ドレイン間を結ぶ線がつながったシンボルで描か
れていて、ゲート位置も真ん中になっています。また、nチャンネルかpチャンネル
かの区別も、ゲートに○をつけるかつけないかで区別しています・u桙:・w)w)┳・
ぢ　この矢印はボディーダイオードと呼ばれるもので、ここ
（http://ja.wikipedia.org/wiki/MOSFET）の一番上の基本構想を見れば、どこに
ダイオードがあるのか分かります。Bodyというのは基板のことです。基板の表面に
島のようにソース領域とドレイン領域が作られています。ソースとドレインの伝導
型（n）は、基板（p）とは反対になっているので、ソースとドレインは基板をはさ
んで電気的に分離されています（ソースとドレイン間はnpn構造なので）。しか
し、基板-ソース間や基板-ドレイン間はpn接合なので、基板からソースやドレイン
には電流が流れます。この基板は、nチャネルFETの場合（図の構造）、ソースと接
続されています。なぜなら、基板の電位がソースより高くなると、このダイオード
を通して電流が流れてしまうので、基板の電位はその素子で最も電位が低くなると
ころ（つまりソース）につないでおけば、通常の動作条件では、ボディーダイオー
ドが導通することはないからです。そのため、nチャンネルのFETのシンボルでは、
ソースから線が延びて、ソース-ドレイン間の真ん中に向ｋu梟Cμ隶・・舛・譴討
い泙后・海里茲Δ法☆・逋ぢチャンネルのFETでは、ボディーダイオードがソース
に接続されているので、ソースとドレーンを入れ替えて動作させると（間違って
ソースとドレーンを入れ替えてしまうと）、電位の高いソースからボディーダイ
オードを通ってドレインに電流が流れてしまい、FETとして動作しません。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/23 (Sun) 16:44

＞「(1)　FETは本来、ソースとドレインはゲートから見れば同じ構造なので、ど
ちらをソースとしてもいいのですが、特性向上のために、実際にはソースとドレイ
ンは同じ構造になっていません。

↑この「特性向上のために」、inara1さんがあちらのアンサーで：

＜「通常のトランジスタでは、エミッタ領域の不純物濃度をベース領域より高く
します。こうすると、Eから注入されたキャリアのほとんどがコレクタに到達する
ので、ベース接地での電流増幅率が１に近くなります（エミッタ注入効率が１に近
くなる）。」
http://detail.chiebukuro.yahoo.co.jp/qa/question_detail/q1471606559

と回答された工夫がしてあるのですね。


＞「(2)　ソース-ドレイン間を結ぶ線---が連続しているときはチャネルがつな
がっている（ソース-ドレイン間に電流が流れる）、切れていればつながっていな
い（電流が流れない）という意味」

↑そうすると、添付に引用したシンボルでは、緑枠の記号がチャンネルの途中が途
切れています。これがエンハンス型ですね。

青い枠のは「dep」と書いてあるからこれは「depletion」の略ですね。青枠の方が
デプリーション型というのは、添付に引用の;

電子情報通信学会『知識の森』
（http://www.ieice-hbkb.org/）◆1群-7編-1章

にもありました。

そうすると、色枠を付けてない記号なんですけど、それらもチャンネル線がつな
がっていますが、これは後から出てきた省略型・簡略かされた記号、と言う感じで
しょうか？

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/23 (Sun) 20:58

FETはソースととドレインを全く同じ構造にしても動作しますが、バーポーラトラ
ンジスタはエミッタとコレクタの構造（ドーピング濃度）を同じにすると特性が良
くないので意図的の変えています。しかし特性を浴するために変えているという点
では同じです。私はトランジスタ自身を設計したことがないので詳しいことは分か
りませんが、いろいろなノウハウが入っていると思います。

＞これがエンハンス型
そうです。図にもenhやdepと書かれています（この略語が一般的かどうか知りませ
ん）。

＞色枠を付けてない記号
一番左は接合型FET（Junction FET→JFET）で、この記号は省略ではありません。
ゲートの下は絶縁膜でなくpn接合になっているので、nチャンネル（下段）のゲー
ト部分の矢印が右向きになっています（ゲートに正の電圧を加えると電流が流れて
しまう。通常はゲート電圧を、ソースに対して負電圧になるように動作させる）。

左から3番目の記号は、集積回路でよく見るものです。この記号だと、ソースとド
レインの区別がつきませんが、上側が高い電位になるようになっているという暗黙
の了解があるものだと思います。その記号は「no bulk」の仲間に入っています
が、no bulkというのは、Body Diodeを使っていないという意味だとすれば間違い
だと思います。MOS FETを使った集積回路では、nチャンネルのFETのBodyはVss（回
路の最低電圧
に、pチャンネルのFETのBodyはVdd（回路の最高電圧）に接続されるのが普通で
す。Bodyを電気的に浮かせておくと、ゲートを浮かせるとノイズに弱いのと同じ理
由で、動作が不安定になりやすいからです。

左から4番目の記号は見たことがありません。

色枠で囲った記号は、単体のFET（3本足の個別素子）の記号です。FET内部の構造
を最も正確に表しています。

バイポーラトランジスタと違って、FETは種類がいろいろあるので、記号の違いを
理解しておいてください。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/23 (Sun) 22:14

＞「色枠で囲った記号は、単体のFET（3本足の個別素子）の記号です。FET内部の構造を最も正確に表しています。」

↑そうですね、やっぱり省略しないで表示してあるのが一番分かりやすくて嬉しいです。二つの図を拡大して比較しました（添付図上）。
こうしてみると分かりやすいシンポルであることが分かりますね。



＞「左から4番目の記号は見たことがありません。」

↑おとといinara1さんに教えていただいたページ↓に載ってました。

＞「PICマイコンのRA4端子の内部は以下の「Ａポート( RA4 )の仕様」のようになっているようです。
http://www.piclist.com/images/www/hobby_elec/pic2_2.htm
シュミットトリガ入力とオープンドレイン出力（Nと書かれたn-MOS FET）がつながっていて、それがRA4端子になっています。」


でも、これのより原典（たぶん）らしいものをMicrochip Technology社のデータシートで見ると、省略記号でしか記載されてませんね（添付図下）。

わたくしが引用した図は、Wikiですから本当にそれで正確かどうかは分かりません。inara1さんが教えてくれた方のシンボルを正式なものとして覚えておきます。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/23 (Sun) 22:54

＞「＞ドライバのインピーダンスが高い
この説明だとすぐに理解できないと思います。ドライバのインピーダンスの話の前に、素子の入力インピーダンスが高いとなぜノイズに弱い（ノイズが乗りやすい）のかを説明します。」

↑これを教えていただけたのは、ほんとにありがたいです。

丁寧な図を書いてくださってありがとうございます。

添付図に書き込ませてもらいましたが、左側の式はA点での分圧を求める式ですね。「キャパシタのインピーダンスR」と、「入力インピーダンスＺ」との中間点の分圧。


右側も同じようにＡ点での分圧を求める式ですね。
まず「出力インピーダンスＲ」とを「R//Z」として、
次に「R//Z」と、「キャパシタのインピーダンスR」との中間点の分圧を求める、という理解で良いですか（？）。

そういう理解で間違いなかった、としてもう一つ質問です。

ノイズ源から見て「R//Z」が並列になるとすると、図の右に書き込んで見たような青色線のGNDに繋がる線があると考えて、並列と考えるのですか？


＞「そういう意味で、そのサイトで言っている「相殺される」は少し乱暴な言い方だと思います（本当に相殺されるのは特定の条件のときだけですし）。」

↑実際に1kΩ、10kΩ、100kΩ、10MΩなどと入れて試算してみたら相殺される程ではないらしい、と分かりました。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/25 (Tue) 06:10

添付図の左側はA点での分圧の式です。CとZの直列回路に電圧Vnを印加したときの
電流 i は、Cのインピーダンスが 1/(j*ω*C) なので
i = Vn/{ Z + 1/(j*ω*C) }
になります。j は虚数単位です（電気回路では、i を電流の記号に使うので、数学
と違って、虚数単位には j の記号を使います）。

この電流は Z にに流れていて、Z の下側はGND(0V)なので、A点での電圧は
VA = i*Z =Z* Vn/{ Z + 1/(j*ω*C) }
となります。この右辺の分子・分母に j*ω*C をかけて変形したのが添付図の左側
の最後の式です。

＞青色線のGNDに繋がる線があると考えて、並列と考える
そうです。なぜそうなるのかというと、この回路を交流信号として見た場合（交流
信号源のVnから回路を見た場合）、ドライバの出力電圧は直流（時間変化しない）
ので、GNDと等価になるからです。ドライバの出力がGNDと同じなら、R は Z と並
列接続されているとみなせるからです。そのため、添付図の右側で点Aの電圧を計
算する場合、いちいち式を立てなくても、左側の式の Z を、単純に R//Z に置き
換えるだけで済みます。

＞試算してみたら相殺される程ではない
実は浮遊容量が問題となることはあまりないです（よほど下手な配線レイアウトと
しない限り）。
上の回路
（http://bbs3.fc2.com//bbs/img/_454800/454703/full/454703_1395520628.jpg）
では、ノイズ源と素子の結合は、浮遊容量しか考えていませんが、信号ラインの配
線と、ノイズ源の配線が平行になっていたりすると、トランスのような電磁結合が
起こります。信号ラインからGNDに至るまでの経路が長かったりループ状になって
いたりすると、ループを横切る磁界によって誘導電圧が発生します（ファラデーの
法則）。電子回路で問題となることが多いAC100V(50Hz・60Hz）のノイズ（ハム）
は電磁結合が主原因です。屋内.では、部屋の周囲に電灯線が取り囲んでいるの
で、距離が遠くてもそのような結合が起こりやすくなります。最近はスイッチング
電源やPCなど、数十kHzから数MHzの高周波ノイズを出すものが多いので、オシロス
コープのプローブの先端を開放にしておくと、その周波数のノイズが乗っているの
が観測されると思います。このノイズがやっかいなのは、金属ケースで囲んでも遮
蔽（シールド）されないということです。浮遊容量による静電結合なら、導電性の
あるもので囲めばシールドできますが、電磁誘導は、磁力線をw)EURネ弔弦・瓩覿・
Ю㌢里妊掘璽襯匹靴覆い伴彙任任④泙擦鵝・・w)w)電磁誘導を抑えるには、信号ラ
インとGNDライン間になるべくループ（空間）を作らないようにすることです。2本
の線をよじったツイストペアー線というのがありますが、あれは、ねじることで、
線間の空間を小さくにして電磁誘導を抑えるとともに、隣接する（ねじり）ループ
の向きが逆になっていることで、誘導電圧の符号が逆になって相殺されることを利
用しています。フラットケーブルも線間の空間を小さいのですが、よじっていない
ので、ツイストペアー線よりもノイズに弱いと思います。最悪なのは、2本の線を
単線のまま、だらだら引き回すことです。電源ケーブルなら、電源の出力インピー
ダンスが低い（上述のRが小さい）ので問題ないですが、インピーダンスの高い信
号ラインではノイズに悩まされることになります。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/25 (Tue) 10:21

添付図の左側はA点での分圧の式です。CとZの直列回路に電圧Vnを印加したときの
電流 i は、
＞「Cのインピーダンスが 1/(j*ω*C) なので
i = Vn/{ Z + 1/(j*ω*C) }
になります。j は虚数単位です（電気回路では、i を電流の記号に使うので、数学
と違って、虚数単位には j の記号を使います）。」

↑inara1さんにはじめてお出会い出来た２年前の夏は、こういう事がさっぱりでし
た。それから半年後になる一昨年の春からこちらのサイト
http://www.ice.gunma-ct.ac.jp/~mame/kougi/kairo/kaironyumon1.pdf
で勉強させてもらいました。


＞「＞青色線のGNDに繋がる線があると考えて、並列と考える
そうです。なぜそうなるのかというと、この回路を交流信号として見た場合（交流
信号源のVnから回路を見た場合）、ドライバの出力電圧は直流（時間変化しない）
ので、GNDと等価になるからです。ドライバの出力がGNDと同じなら、R は Z と並
列接続されているとみなせる」

↑なるほど！！！
雑音は基線の上下に振れて出ますもんね。だから雑音は交流！だから雑音から見た
らGDNと「等価」！
気が付けばすばらしい展開ですね。

ありがたいご教示、感謝します。（週末でないのにスミマセン）

以下、教えてくれたことを箇条書きにして保存用の備忘録にしました。


[誘導電圧が発生が原因の問題]

＞「信号ラインからGNDに至るまでの経路が長かったりループ状になっていたりす
ると、ループを横切る磁界によって誘導電圧が発生（する）（ファラデーの法
則）。」



[電磁結合が原因の問題]

＞「信号ラインの配線と、ノイズ源の配線が平行になっていたりすると、トランス
のような電磁結合が起こります。」

＞「電子回路で問題となることが多いAC100V(50Hz・60Hz）のノイズ（ハム）は電
磁結合が主原因」

＞「屋内では、部屋の周囲に電灯線が取り囲んでいるので、距離が遠くてもそのよ
うな結合が起こりやす（い）」

↑昨年お世話になった心電計筋電計のときにずいぶんこれで悩まされました。あの
ときいろいろアドバイスいただいて、教えてくださったことにこれも入っていまし
た。思い出します。


[電磁結合の最大問題点]

＞「ノイズがやっかいなのは、金属ケースで囲んでも遮蔽（シールド）されないと
いうことです。浮遊容量による静電結合なら、導電性のあるもので囲めばシールド
できますが、電磁誘導は、磁力線を閉じ込める強磁性体でシールドしないと遮断で
きません。」



[電磁結合の問題点解決のために]

電磁誘導を抑えるには；
＞「信号ラインとGNDライン間になるべくループ（空間）を作らないようにする」

＞「2本の線をよじったツイストペアー線---は、ねじることで線間の空間を小さく
にして電磁誘導を抑え（、さらに）
＞「隣接する（ねじり）ループの向き（を）逆に（する）ことで、誘導電圧の符号
（を）逆に（して）相殺(する)」

＞「フラットケーブルも線間の空間を小さい---が、よじっていないのでツイスト
ペアー線よりもノイズに弱い]

＞「最悪は、2本の線を単線のまま、だらだら引き回すこと（。）」
このような不適当な例においては、
＞「（それが）電源ケーブルなら電源の出力インピーダンスが低い（上述のRが小
さい）ので問題ない---が、（それが）インピーダンスの高い信号ラインではノイ
ズに悩まされることにな(る)」

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - inara1

2014/03/25 (Tue) 18:30

＞誘導電流は、金網とか導電性のもので囲んでもシールド不可能
シールド線の材料は通常、銅やアルミですが、これらは強磁性体でない（透磁率が
小さい）ので、磁力線がそのまま突き抜けてしまい遮蔽できません。ただし、シー
ルド線は、芯線と被覆線の間の空間が狭くなっているので、電磁ノイズに対して全
く無防備というわけではありません。

ここ
（http://www.m-system.co.jp/mstoday/plan/mame/b_electric/9712/index.html）
の解説によれば、透磁率の大きな鉄なら電磁ノイズをシールドできるようです。鉄
製の筐体を使えば、外部の電磁ノイズを軽減する効果があると思います。

Re: PNP、NPN、オープンコレクタ、オープンドレインなど - chy_farm

2014/03/25 (Tue) 21:12

＞「鉄製の筐体を使えば、外部の電磁ノイズを軽減する効果がある」

↑ありがとうございます。

重たい材料ですけど、こういう特殊な役に立つのですね！


ご案内いただいたページ、他も読みました。勉強になります。
ありがとうございました。